折腾一下发现还是IntelliJ更好用一些，所以接下来采用IntelliJ IDEA学习SpinalHDL 安装环境不再赘述 建立工程 建立工程官方推荐的办法是从SpinalTemplateSb ...

在verilog中只需要规定一个input clk 就能当做输入时钟，最终给他添加一个约束即可。 但是在spinalHDL中，时钟的设计就复杂一些，主要是“时钟域”的概念，在设置时钟域的时候，就会带 ...